静态时序分析是检查IC系统时序是否满足要求的主要手段。以往时序的验证依赖于仿真，采用仿真的方法，覆盖率跟所施加的激励有关，有些时序违例会被忽略。此外，仿真方法效率非常的低，会大大延长产品的开发周期。

静态时序分析在芯片设计中的地位

静态时序分析工具很好地解决了这两个问题。它不需要激励向量，可以报出芯片中所有的时序违例，并且速度很快。

静态时序分析的作用

通过静态时序：

检查设计中的关键路径分布；

检查电路中的路径延时是否会导致setup违例；

检查电路中是否由于时钟偏移过大导致hold违例；

检查时钟树的偏移和延时等情况。

此外静态时序分析工具还可以与信号完整性工具结合在一起分析串扰问题

静态时序分析产品——TAI STA

时序分析是芯片设计中很重要的一环，许多EDA产品的创新都离不开时序分析，"日观芯设“在这一领域有充足的经验，以及优异的产品“TAI STA”。

"TAI STA" 不仅详尽检查所有时序路径，高精度分析延迟，而且专为大规模、高复杂度的芯片，例如GPU、CPU、5G和SOC，提供独到的高速迭代方案，加速设计流程。TAI STA全方位支持各类STA功能，例如GBA，PBA，LVF，MMMC等。

此外公司还聚焦在时序约束、功率、IREM等共性领域。

TAI系列产品致力于解决数字芯片设计的一系列签核问题，并且为用户提供PPA智能优化方案。

最后

日观芯设欢迎有志向的人才，一同勇闯EDA产品的新高峰。